EDA標準化の歴史 - Vengineerの妄想

Verification Engineerの戯言

SynopsysのKarenさんのブログでは、Help me finish this post: EDA Standards History to Date、
harryさんのブログでは、Birth of an EDA Revolution
Karenさんのは、かなり長編です。

    EDIF          : 使ってますか？、使ってないですよね！
    CFI           : かなり盛り上がっていましたが、使っていません。
    Verilog HDL   : 使っています(Verilogは、Cadenceの登録商標です。
                    詳しくは、SystemVerilog設計スタートアップの明石さんの記事を！
    VHDL          : 使っています
                    (日本でもVerilog HDLからVHDLへの移行があるかのブームがありましたが、
                     今は？？？)
    SDF           : 使ってます
    SystemC       : 使ってます
    OpenVera      : SystemVerilogへ移行
　　OVA           : SystemVerilogへ移行
    PSL           : VHDLでは使いますが、いずれはSVAへ
　　SystemVerilog : 当面は、これでしょう！

そして、現在、VMM/OVMのSystemVerilog Methodology War。2008年5月28日までは、OVMだったが、オープンVMMがリリースされたことでVMMが優位になりました。さて、OVM 2.0では、どうでしょうか？今週、リリースされるでしょうか?

私はEDA全体語を語ることはできないので、検証関連言語だけ。そして、生き残ったモノのみ！

    Verification 1.0 : HDL(Verilog HDL/VHDL)
    Verification 2.0 : HVL(e/Vera)
    Verification 3.0 : HDVL(SystemVerilog) + C/C++ Based(SystemC)

Verification 3.0については、http://blogs.yahoo.co.jp/verification_engineer/12525739.html こちら]

検証、Verification