JSNUG2008 : VMM事例(その1)

Verification Engineerの戯言

JSNUG2008: VMM事例(その1)では、回路設計/検証者と検証環境構築者での事例のようです。
回路設計と検証者を分離するのは、今では一般的になっていますが、検証者と検証環境構築者を分離できるとはうらやましい限りです。
検証そのものに想いがないと検証手法を習得というのは、義務というか「やらないとなー」となってしまいます。
検証環境構築者は、まさに、検証手法を習得し、検証の生産性を高めるのが「しごと」ですから、「Verification Engineer」としてはまたまたうらやましい限りです。

他の開発への再利用性を考慮できれば、次に検証環境を構築するときの工数(コスト)だけでなく、品質を上げられる(リスクを下げられる)。

このセッションでの私が聞きたいポイントは、「双方の視点からのSystemVerilog/VMM適用における「成果と課題」と「今後の要望」というところです。さあ、どうなるでしょう！

申し込みがまだの方は、こちら!と言いたいですが、既に満席になってしまいました。

検証、Verification、SystemVerilog、VMM、Verification Methodology Manual