2009年を振り返ってみて

Verification Engineerの戯言

2009年1月26日の今年は、仕込みの年！！！を読み返してみると、
本当に今年は今ある環境でいかに仕込むことができたか？に尽きると思います。

みなさんは、いかがでしたか？

私の仕込みについては、まだブログに書ける段階ではないので、今年の成果についてまとめました。

私の成果は、次の2点です(ここ数年来仕込んできた成果でもあります)

1)、SystemVerilogの世界へようこそを立ち上げました。
2)、DPI-Cに関して、CQ出版の「コデザイン＆コベリフィケーション・テクノロジ・ワークショップ」
と半導体ネットで現在連載中の無償ツールで実践する「ハード・ソフト協調検証」で事例を皆さんに伝えることができました。

この2点は、個人で利用できる環境としての無償のModelSimのAltera EditionやXilinx Editionで利用できるにしています。
つまり、ツールに投資する必要が無いのです。
ノーリスクでできるのです。
うれしい限りです。

SystemVerilogが利用できれば、検証メソドロジ(VMMやOVM)への一歩になります。
まだ、SystemVerilogを使っていない方、是非、来年こそ、取り組んでみませんか？
ノーリスクです。
本当に！

検証、Verification