SystemVerilog == e * 3

Verification Engineerの戯言

SystemVerilog > eの続きです。

When Less Is More, Part 2: Is e Code Really Up to 3x More Compact Than SystemVerilog?では、SystemVerilogよりeの方が3倍コンパクトになるあります。

その理由は、

    extend packet_s {
        ............
    };

です。

AOP(Aspect Oriented Programing)の威力です。

差分を書くだけです。OOPのように冗長なコードありません。そのために、3倍になります。

検証、Verification、e、SystemVerilog