lifetime (static と automatic)

Verification Engineerの戯言 : SystemVerilogの世界へようこそ

Verification GuildのDPI-Cを見ていて気がつきました。

Verilog HDLでは、functionやtaskでは、automaticを付けることができますが、
SystemVerilogでは、module、program、そして、interfaceにもautomaticを付けることができます。
automaticだけでなく、staticも指定できます。デフォルト(何も付けない場合)では、staticになります。

検証、Verification、SystemVerilog