ESLでコスト低減できる！

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

ケイデンスのGoeringさんのブログReduction is real SDL valueでは、DAC2010でのGary Smithさんのお話として、SDL(ESL)を使えば、開発コストおよびユニットコストの低減ができると、

ESLを使えば、

        開発期間短縮や人件費削減出来るので開発コストが低減できる。
        アーキテクチャを変更して、チップ面積を
小さくしたり、消費電力を少なくでき、ユニットコストが低減できる

まさしく、その通り、合理的に考えることができ、かつ、判断出来れば、あとはやるだけ！
抵抗勢力に負けないように！

検証、Verification、SystemVerilog、UVM、Unified Verification Methodology