Aldec ：プロジェクトファイル内のディレクトリ

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Aldecシリーズの第3弾は、プロジェクトファイル内のディレクトリについてです。

Aldec ：プロジェクトファイルでは、デザインファイル(rdsn)内で、
必要なファイルのパスの指定はstructureにて行う。と書きました。

structreには、direcotryが指定できます。これにて、論理的な階層ができます。
examples/systemverilog/rgb_shrinkディレクトリのrgb_shrink.rdsnファイルでは、次のようになっています。

    <structure>
        <directory name="Design" >
            <file path="src/sum.v" />
            <file path="src/calc.v" />
            <file path="src/counter.sv" />
            <file path="src/shrink.sv" />
        </directory>
        <directory name="Testbench" >
            <file path="src/interface.sv" />
            <file path="src/top.sv" />
            <file path="src/rgb_msg.svh" />
            <file path="src/msg.svh" />
            <file path="src/monitor.svh" />
            <file path="src/generator.svh" />
            <file path="src/driver.svh" />
            <file path="src/pmonitor.sv" />
            <file path="src/cmonitor.sv" />
            <file path="src/tb.sv" />
        </directory>
        <file path="src/typedefs.h" />
        <file path="src/project_runme.do" />
        <file path="src/variables.do" />
    </structure>

2つのdirectory(DesignとTestbench)があります。各directoryには対応するファイルのパス名が指定してあります。
ファイルが存在するディレクトリが同じでもdirectoryを使うと論理的なdirectoryにて区別できます。

便利ですね！ この機能。。。。わかりやすい！

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