Verilog-AMSでもアサーションができるんだ

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

ssertion-based verification in mixed-signal designによると、
Verilog-AMSでもPSLやSVAをサポートしているものがあるようです。
よーく記事を読むと、CadenceのSimVisionが出てくるので、
CadenceのVerilog-AMSシミュレータでサポートされているのですね！
(記事の著者の一人がケイデンス所属でした)

AMSでは、Verilog-AMSだけでなく、VHDL-AMSやSystemC-AMSもあります。
VHDL-AMSでは、PSLって使えるのでしょうか？

あー、SystemCってデジタルでのAssertionを標準でサポートしていないんですよね！
だから、SystemC-AMSでサポートされているということはないんでしょうね！

検証、Verification、Assertion、Cadence

P.S
そういえば、CDNLive! 2011のG藤さんのセッションにVerilog-AMSってありましたっけ？