IWOLのスライドとポスターが公開されました

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

先週(5/12-13)に行われたInternational Workshop on OpenCLでのスライドとポスターがダウンロードできるようになりました。

OpenCL Implementation of Gzip on Field-Programmable Gate-Arraysでは、アルテラがトロント大学と共同で発表しています(アルテラとトロント大学はOpenCL関連で長年共同開発しているようです)

アルテラの発表者は、Deshanand Singhさんです。

IBMの Verilog HDL FPGAが3GB/sで処理するのに対して、
AlteraのOpenCLでは2.7GB/sで処理できる。開発期間は1ヶ月で。
ちなみに、Core i5(32nm)だと、338MB/sなので、CPUより遥かに速い。