Arria 10搭載のPCIeボード
じゃあ、具体的には、どうなっているか?
11頁から44頁で、改善していますと
DNNs Evolving Rapidly Many efforts to improve efficiency ・Batching ・Reduce bitwidth:BinaryConnect [NIPS’15]、XNORNet ・Sparse weights ・Sparse activations:SparseCNN [CVPR’15]、 TernaryConnect [ICLR’16]、 Spatially SparseCNN [CIFAR-10 winner ‘14]、 Pruning [NIPS’15] ・Compression ・Shared weights:HashedNets [ICML’15]、DeepComp [ICLR’16] ・Compact network:SqueezeNet SqueezeNet+ DeepCompression: :6-bit, 20-50% sparse AlexNetaccuracy, ~500x smaller (0.5MB) XNORnet(1-bit) :~2% AlexNet TernaryNet(2-bit, 50% sparse) :~1% ResNet
62頁の開発環境に、「A++」が。。。
73頁から「DNN accelerator template for FPGA used in our studies」と
これって、Google TPUと同じじゃん。
82頁:Stratix 10なら、FP32、INT6、INT8で勝てますと!
1ビットでも凄い!が 83〜88頁
Sparse NNは、89〜94頁
Ternary NNは、95〜101頁
Sparse NNは、89〜94頁
Ternary NNは、95〜101頁
非常にまとまってて、いいですよ~。