FPGAディープラーニング実践懇親会が無事終了しました

Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

「PYNQ祭り」延長戦 : FPGAディープラーニング実践懇親会が無事終了しました。

PYNQ祭りの懇親会で一気に決まった今回の勉強会ですが、
connpassにアップした内容が壁となったのかもしれませんが、
申込者はそれほど多くありませんでした。

また、なんと、主催者であるあたしが家庭内イベントとブッキングしてしまい、
当日夕方まで参加できないという状況になってしまいました。

しかしながら、
勉強会開催前にお願いしておいた当日サポートしていただけることになっていたただける方(2名)と事前に打ち合わせをしたことにより、当日は特にトラブルもなく進めることができたようです。

あたしは16時頃会場入りすることができ、会場の雰囲気を感じ取り、
17時からの各チームの発表を聞きました。

各チームとも7時間(お昼休みを除くと6時間)でFPGAへの実装は残念ながら完了できなかったようです。
あたしとしては、1日で完成できるとは思っていなかったので、想定内でした。
完了できなかったのであれば、今後も継続して完了できるように各自でススメて貰いたいです。
そうすることで、聴くだけの勉強会では得られない、何かを得てもらえると思います。

そんなことを、発表後に皆さんにお伝えしました。

その後の懇親会で皆さんとお話しましたが、皆さん楽しんでいただけたようです。

P.S
告知です。

次回の勉強会は、

Xilinx reVision

に決まりました。

発表されただけなので、詳細についてはまだまだ情報は少ないですが、
日時が決まりましたら、このブログで告知し、connpassを立てますので、
よろしくお願いします。