Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2008-02-13から1日間の記事一覧

OVM : Testcaseは、module それとも program に?

Verification Engineerの戯言 OVM Forumのusing ovm_report_fatal in program blockによると、OVMではテストケースをmoduleではなく、programに書いてもOKのようです。 検証、Verification、SystemVerilog、OVM、Open Verification Methodology

DVCon2008のセッション2

Verification Engineerの戯言 DVCon2008の2月20日のセッション2は、SystemVerilog DPI-C関連です。 ・Introducing DPI-C++ ・Bridging the Application and Design Gap: Utilization of the GDB Proxy Protocol for Remote Control of an RTL Simulation ・V…