Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2011-02-17から1日間の記事一覧

UVM-MS(Mixed Signal)

Verification Engineerの戯言 : Twitter、Twitter新聞:Daily Vengineer's SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった UVM-MS – Metric-Driven Verification for Analog IP and Mixed-Signal SoCsでは、 CadenceがLSI Corpと共…