UVM-MS(Mixed Signal)

Verification Engineerの戯言 : Twitter、Twitter新聞：Daily Vengineer's
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

UVM-MS – Metric-Driven Verification for Analog IP and Mixed-Signal SoCsでは、
CadenceがLSI Corpと共同でDVCon2011に発表する内容の紹介をしています。

CadenceのMetric-Drivenについては、MDV(Metric-Driven Verification)とは？で紹介しましたが、
それをアナログにも適応したというものです。

引用
    To allow analog functional coverage, 
    the methodology uses the e language to create "signal ports" that sample analog parameters. 

にあるように、eを使うんだ。Cadenceはなんだかんだeなんですね！
現状では、SystemVerilogの制限でeを使っているが、いずれはSystemVerilogにということです。

検証、Verification、SystemVerilog、UVM、Unified Verification Methodology、Cadence