Book ： Advanced Verification Topics、2章

Verification Evangelistの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Advanced Verification Topicsの2章、UVM and Metric-Driven Verification for Mixed-Signalを読みましたというより、ざーと見ました。

関連情報は、過去のブログなどでも情報が出ていましたが、これだけ長いのは初めて。

あたしの過去ログ：UVM-MS(Mixed Signal)
ケンデンスのブログ：UVM-MS – Metric-Driven Verification for Analog IP and Mixed-Signal SoCs
そのざっくり日本語訳
ケイデンスのMetric-driven mixed-signal verification flow
DVCon2011の論文：Metric Driven Verification of Mixed-Signal Designs

どうして、ざーと見ただけで終わったのは、

例題のサンプルコードが、なんと、e なんです。

完全に守備範囲ではないので、挫折しました。

e が嫌いなわけではありませんが、処理系が手元に無いので。
最初に e を使っていれば、さらっといっていたのでしょうが？

ということで、e使いの方々、Mixed-Signalでも e が使えます。
あー、そんなこと知っていますよね。何しろ、e使いは、ケイデンスユーザーですから。

検証、Verification、SystemVerilog、UVM、Cadence