Advanced Verification Topicsの5章、
Developing Acceleratable Universal Verification Components (UVCs)を読みました。
内容的には、Cadenceのエミュレータ(Palladium)でUVCsを使うためにどうすればいいのかというものです。
(UXE User's Guideに書いてあるようです)。
Developing Acceleratable Universal Verification Components (UVCs)を読みました。
内容的には、Cadenceのエミュレータ(Palladium)でUVCsを使うためにどうすればいいのかというものです。
(UXE User's Guideに書いてあるようです)。
MentorのTransaction-Based Testbench Methods Speed Veloce Hardware Accelerationと同じことです。
SynopsysのFPGA-Based Prototyping Methodology Manualでも同じです。
SynopsysのFPGA-Based Prototyping Methodology Manualでも同じです。
UVM Acceleration Packageというものを使うことで、シミュレータとエミュレータ間の接続を行うようで、
そのための各種モデル(SystemVerilogおよびe)などの説明もあります。
そのための各種モデル(SystemVerilogおよびe)などの説明もあります。
ということで、Verification Engineerは、読むべきでしょう!
検証、Verification、SystemVerilog、UVM、Cadence