Cadence : IES, IEV + IEM

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

A Modest Proposal: Using Formal to Close Coverage Gapsでは、
いろいろ方法を使った検証について説明してくれています。

　・Hard-Written Directed Tests
　・Input Randomization
　・Constrained-Random Stimulus
　・Coverage-Driven/Metric-Driven
　・Constraint Automation
　・Formal-Based Methods
　・Overlay(Graph-Based Approaches, New Languages, etc.)

これらの方法は単独では成り立たず、積み上げていくモノだと思います。

Graph-based Approachesについては、Breker Verification SystemsのTrekって？もチェックしてみてください。

NextOpのBusScopeは、IES(Incisive Enterprise Simulator)+IEV(Incisive Enterprise Verifier)+Palladiumと組み合わせるという例も載っています。
IEM(Incisive Enterprise Manager)にて、データを集計できるようです。

まー、これだけのツールを使える環境があれば、非常に嬉しいですが、、、

What’s beyond UVM? - Excerpts from DVCon BoF panelも参考に！

検証、Verification、Cadence、SystemVerilog、UVM、Unified Verification Methodology