Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2011-03-17から1日間の記事一覧

Cadence : IES, IEV + IEM

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった A Modest Proposal: Using Formal to Close Coverage Gapsでは、 いろいろ方法を使った検証について説明してくれています。 ・Hard-Written …