@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった Synthesijerでマンデンブル集合をＦＰＧＡに実装の続編、 マンデルブロ集合をFPGAで並列化（固定小数点版）では、浮動小数点を固定小数点に変更して、5.…