Synthesijerでマンデンブル集合をＦＰＧＡに実装の続編

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

Synthesijerでマンデンブル集合をＦＰＧＡに実装の続編、
マンデルブロ集合をFPGAで並列化（固定小数点版）では、浮動小数点を固定小数点に変更して、5.48倍高速、チューニングで8.44倍、32コア搭載で260倍。

浮動小数点から固定小数点に変更することで、コア数が8コアから32コアになって、より速くなったということですかね。

素晴らしい