Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

Evaluation on how to use SystemVerilog as a design and assertion language

Verification Engineerの戯言

とにかく、下記のURLのチェックしてみてください。

http://www.diva-portal.org/liu/abstract.xsql?dbid=7682









とはいっても、Abstractは、スウェーデン語で書いてあるのでたぶん、わからないと思いますが、

そこで、上の方にあるPDFファイルは英語ですので、ご心配なく!

これは、大学生の卒論だと思います。

SystemVerilogに関する論文で、100ページを超えています。すばらしい!

夏の暑い夜に、読んでみてはいかが?