VeraとJeda

Verification Engineerの戯言

Veraは日本人(Atsushi Kasuya氏)が開発した言語であることはあまり知られていませんが、
Googleに聞いてみると下記のURLの内容でその事実がわかります。

http://techon.nikkeibp.co.jp/article/NEWS/20060418/116315/
http://www.eetasia.com/ART_8800316155_499495_NT_17c66268.HTM

また、EE Times Asiaの記事にもありますように、Kasuya氏は2つのPatentを取得しています。
たぶん、次の2つ。
http://www.patentstorm.us/patents/5905883.html
http://www.patentstorm.us/patents/6077304.html

Kasuya氏はその後、Veraに非常に似た言語JedaをOpen Sourceで公開しました。

http://www.eetimes.com/story/OEG20011119S0072

この記事の中には、次のようなJedaのおけるclocking表現があります。

    portset ff {
        output clk drive  posedge skew 1 ;
        output D   drive  posedge skew 1 @ ff.clk ;
        output R_  drive  posedge skew 1 @ ff.clk ;
        input  Q   sample posedge @ ff.clk ;
    }

SystemVerilogとは表記は違いますが、やりたいことは同じです。

Jeda言語のサイトは、http://www.jeda.org でしたが、
現在は、Kasuya氏がCTOをしているJeda Technologies, Int(http://www.jedatechnologies.net)に
ジャンプしてしまいます。

でも、日本語のサイトはなぜか無くなっていません。

http://www.jeda.org/index_j.html (残念ながら、無くなっています)

ユーザーマニュアルやATMスイッチの例が日本語であります。
最後の公開バージョンである3.0.0では、eがサポートしてるアスペクト指向プログラミングの機能がサポートされました。
でも、現時点(2003.11.03には)ではソースコードはダウンロードできなくなっています。

http://forum.allaboutcircuits.com/newsgroups/viewtopic.php?t=8415