Verification Engineerの戯言 : SystemVerilogの世界へようこそ
OVM-SV/OVM-eは、TLM-2ではなく、TLM-1です
(VMM 1.2は、TLM-2をサポートしましたが、OVM 2.1ではまだTLM-2はサポートしていませんので)。
そこで、SystemC側にTLM-1とTLM-2を変換するアダプタ(tlm1_to_tlm2)が用意されています。
(VMM 1.2は、TLM-2をサポートしましたが、OVM 2.1ではまだTLM-2はサポートしていませんので)。
そこで、SystemC側にTLM-1とTLM-2を変換するアダプタ(tlm1_to_tlm2)が用意されています。
template <class REQ, class RSP> class tlm1_to_tlm2 : public sc_module, public virtual tlm_transport_if< REQ, RSP > { public : // target export where the TLM1 transactions are received sc_export< tlm_transport_if< REQ, RSP > > target_export; // TLM2 initiator socket to send TLM2 transactions simple_initiator_socket< tlm1_to_tlm2 > isocket; ... };
target_exportがOVM-SC/OVM-eと接続し、isocketがTLM-2との接続する。
OVM-SC/OVM-eからは、ポートに対してtransport(req,rsp)のようにアクセスします。
OVM-SC/OVM-eからは、ポートに対してtransport(req,rsp)のようにアクセスします。
検証、Verification、SystemVerilog、OVM、Open Verification Methodology