SNUG San Jose 2010 ： Integrating eVCs in a VMM Testbench

Verification Engineerの戯言 : SystemVerilogの世界へようこそ

3月29日～31日に行われるSUNG San Jose 2010でJL GrayさんがIntegrating eVCs in a VMM Testbenchをやります。

引用
    TB2 User - Verification Topics : Verification
　　Integrating eVCs in a VMM Testbench
    JL Gray [Verilab Ltd.] (OpenVera), Adiel Khan [Synopsys, Inc.]

　　Modern testbenches are often comprised of components drawn from multiple languages. 
    In many of these cases, multi-language and multi-methodology interaction is rarely well-defined. 
    In this paper, we will demonstrate the use of e verification components (eVCs) in a SystemVerilog/VMM testbench. 
    Several complex issues arise when using SystemVerilog as the “primary” language. 
    Initial simulator engine synchronization, random generation ordering, 
    timing problems caused by program blocks, determination of what to randomize in each language domain, 
    methodology synchronization between the VMM and eRM (including push/pull semantics involving scenarios and sequences) will all be discussed.

Exploiting the Power of Vera:Creating Useful Class LibrariesでeからSystemVerilogへの移行をスムースにするためのセミナーについて書きましたが、
どんなものなのでしょうかねー。
Synopsys ： VCS’s Aspect Oriented Extensions (AOE) to SystemVerilogに書いたAOEを使っているのかなー。

検証、Verification、SystemVerilog、VMM、Verification Methodology Manual、e、eVC、Synopsys

P.S
Yahooブログのシステムが変わったみたいです。
過去ブログを含めて、空白行が削除されてしまっています(FireFox)。

IEでは、正しく表示されるようです。
(本日、2/9の夜には、FireFoxでも正しく表示されるようになりました。)