Verification Engineerの戯言 : SystemVerilogの世界へようこそ
DAC2010(Tuesday, June 15)にて、UVM: Charting a New Course
また、UVM: Defining A Universal Verification Methodology And Base Classでは、
Tuesday morning Accellera breakfast at DACにてUVMについてパネルディスカッションがあるようです。
Tuesday morning Accellera breakfast at DACにてUVMについてパネルディスカッションがあるようです。
検証、Verification、SystemVerilog、UVM、Unified Verification Methodology
