UVM EAの例題、動作確認

Verification Engineerの戯言 : SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

UVM EAの例題をModelSim AE 6.5bで確認しました
例題24中、エラーが10(randomize関連が8で、`uvm_object_utils_beginマクロが2つ)
`uvm_object_utils_beginマクロのエラーは、OVM 2.0.2では無かったが？

    basic_examples  -> ep
    basic_examples  -> module
    basic_examples  -> pkg
    callbacks     
    configuration       -> automated
    configuration       -> manual
    factory       
            => randomize featureがないというエラーになる 
    hello_world         -> uvm
            => `uvm_object_utils_beginマクロの定義がないというエラーになる
    objections   
    phases              -> base
             => randomize featureがないというエラーになる
    phases              -> run_test
            => randomize featureがないというエラーになる
    phases              -> stop_request
            => randomize featureがないというエラーになる
    sequence           -> basic_read_write_sequence
    sequence           -> simple
            => `uvm_object_utils_beginマクロの定義がないというエラーになる
    trivial       
    uvm_examples   -> mechanics -> hierarchy
            => randomize featureがないというエラーになる
    uvm_examples   -> mechanics -> interface
    uvm_examples   -> mechanics -> producer_consumer
            => randomize featureがないというエラーになる
    uvm_examples   -> uvm_tlm -> bidir
    uvm_examples   -> uvm_tlm -> fifo
    uvm_tlm            -> hierarchy
            => randomize featureがないというエラーになる
    uvm_tlm            -> producer_consumer
    uvm_tlm            -> uvm_tlm_fifo
    xbus                 -> examples
            => testbench generation featureがないというエラーになる

    hello_worldの例題では、packet.sv、
    sequence/simpleの例題ででは、simple_item.sv、
　　`include "uvm_macros.svh"を最初に追加すると、
    `uvm_object_utils_beginマクロの定義がないというエラーはなくなる。

検証、Verification、SystemVerilog、UVM、Unified Verification Methodology

P.S
本日は、休暇。。。