ケイデンス、ESLコミュニティ・セミナー

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

今日の午後は、いつものように休暇を取り、
いざ、鎌倉、いや、新横浜に、ケイデンスのESLコミュニティ・セミナーに参加するために。

会場はイノテック本社の2階、ホール。何度かいったことのある。
事前に100名を超える申し込みがあることをTwitterで知り、
途中入場(すみませんでした、席をあけてくださった方々)でHさんに誘導され、2段目の中央に。
最前列が記者席だった。
今回もブロガーにて参戦したので、記者席でもよかったのですが、
Hさんにはこのブログの名刺を懇親会の時にお渡ししたので次回からは記者席で！OKです。

ケイデンスのESLのお話って、私、初めてだったので、とってもドキドキでした(笑)。う、ふ、ふ。

でも、一般的な内容はあったのだが、肝心なVirtual Platformの話、
最後までうやむやでした。残念。きっと、良い話があるということを期待して！

C-to-Siliconの入力はSystemCベース。それは、OK!で、ESLからはどうする？

TLM 1.0をサポートしまーす。TLM 1.0のケイデンスルールで書けば、C-to-Siliconにかかりますよ。

そして、標準バスもちょちょいのちょいで、切り替えられますよ！
というのが、プレゼンテーションでのメッセージです。
で、本当かどうかは、使ってみないとわからないね！

できれば、TLM 2.0をサポートしてくれると良いのだが、それは無理ということね！

でも、C-to-Siliconを初めて使う人に、SystemCとTLM 1.0を同時に勉強しろというのは非常に、厳し～い。

いっそ、SystemCを使っている検証エンジニアにC-to-Siliconを使わせちゃう作戦の方がずーと良いかも！
検証エンジニア、設計エンジニアに変身とか！

ケイデンスからのプレゼンテーションの後は、おやつの時間をはさんでユーザ事例発表、
というより、評価結果発表でした。
結果は、基本、OK!

そうですよね！もう、基本はOKで、いまは、次のフェーズにいちゃてるんですよね。
Mさんが発言しているように(私も発言しましたが)
(すみません。2回もTさんの発言を断念させてしまって！)

次回のセミナーでは、もっと、突っ込んだ話を聞きたいです。
すご～く濃い話を、お願いします！Gさん

検証、Verification、Cadence、HLS

P.S
2010.12.18(土)
「論理合成との一貫性が重要」，富士通セミコンやSTARCが高位合成ツールの評価に関して発表