Verification Engineerの戯言 : SystemVerilogの世界へようこそ
OVM WorldのWorld ContributionsにOVM integration with SystemC TLM2がアップされました。
ケイデンスによるOVM-SV and OVM-e to SystemC TLM2 Integration Exampleです。
ケイデンスのOVM-ML(Multi Language)をベースにした例題になっているようです。
OVM MLでは、OVM SystemVerilog(OVM-SV)、OVM SystemC(OVM-SC)、OVM e(OVM0-e)間で相互接続ができます。
OVM MLでは、OVM SystemVerilog(OVM-SV)、OVM SystemC(OVM-SC)、OVM e(OVM0-e)間で相互接続ができます。
ダウンロードファイル内にあるドキュメント(ovm_tlm2_integration.pdf)に説明があります。
テストした環境は、Cadence IUS 8.2 and IUS 9.2 Simulator。
ゴールは、OVM-SV/OVM-eで構築したRTLの検証環境にSystemC TLM-2モデルを取り込むこと。
検証、Verification、SystemVerilog、OVM、Open Verification Methodology
