Verification Engineerの戯言 : SystemVerilogの世界へようこそ
トップ記述をOVM-SVとしたときに、SystemC TLM-2との接続は、次のように'''connect関数にて行います。
ml_ovm::connectを使って、OVM-SVのイニシエータポートとOVM-SCのターゲットポートを接続します。
ml_ovm::connectを使って、OVM-SVのイニシエータポートとOVM-SCのターゲットポートを接続します。
function void connect(); $display("SV : env::connect"); // use mixed-language OVM connection function to connect // driver's tlm1 initiator_port to SystemC tlm1 target export ml_ovm::connect(driver.initiator_port, "top_sc_dut.t12.target_export", "extended_burst", "extended_burst"); // connect driver to its sequencer driver.seq_item_port.connect(sequencer.seq_item_export); endfunction
この例題、CadenceのISUだけしか動かないのは残念です。
Questaでも動かないかなー。
Questaでも動かないかなー。
検証、Verification、SystemVerilog、OVM、Open Verification Methodology