HLSとFPGA

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

2010年はHLSが非常に盛り上がりました。
ASIC/SoCではHLSは既に当たり前のツールとして使われている。

今年(2011年)はFPGAが盛り上がる！。

XilinxとAlteraがARMをFPGA内部に取り込み、
FPGAにてSoC(これを私は俺様SoCと読んでいます)が実現できることになります。
SoCは基本的にはIPを組み合わせて作っていきますが、
ユニーク(差別化)なところはHLSを使って実装してい。
そこで現状のHLSがFPGAと親和性があるかといえば、必ずしもそうではない。

価格面だけでなく、ASICにようにじゃぶじゃぶにリソースではなく、
非常に限られたFPGA内部のリソースをうまく使用した回路をどのように生成するかがキーではないか？
RTLから論理合成でFPGAにマッピングしたときは、
RTLに書かれてあるものをFPGA内部リソースにマッピングするだけでしたが、
HLSではそれより抽象度の高いものを扱うことで、よりFPGAに適したRTLを出力できるのではないでしょうか？

それからもう一つ、気が付いちゃったことがあります。
それは、FPGAベンダ(XilinxとAltera)が
EDAベンダ(Synopsys/Mentor/Cadence)よりも売り上げが多くなったことにより、
FPGAベンダーがEDAベンダーを買収するというケースがあり得るということです。
この場合、EDAベンダーそのものを買収するというだけでなく、資産ベースの買収も含みます。
そうなると、FPGA内部リソースを意識したHLSというのはある意味、いいのかもしれません。

思考ツールとしてのHLSを、FPGAにも！

検証、Verification、HLS、FPGA