Verification Engineerの戯言 : Twitter、Twitter新聞：Daily Vengineer's
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった
Report from EDSFair 2011では、EVEから日本のEDSFair2011のレポートです。
このレポートに内容によると、
ASICデザインでは、 ・Verilog HDL : 51% ・VHDL : 17% ・SystemC(clocked) : 13% Testbenchデザインでは、 ・Verilog : 47% (うち、SystemVerilog : 18%) ・SystemC : 12% ・VHDL : 11% シミュレータのライセンス数 ・100未満 : 88% ・100以上-200未満 : 5% ・200以上 : 7% (3年間でライセンス数を増やしたのは、11%) エミュレータの使い方 ・シミュレーションのアクセラレーション : 48% ・トランザクションベースエミュレーション : 43% ・イン・サーキット・エミュレーション : 11%と、いろいろなデータが出ています。参考までに
検証、Verification
