ウェブセミナー、たくさん

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

ケイデンスのブログ：Free Webinars Explore Advanced Functional Verification Techniquesによると、
8/23～12/15にウェブセミナーがたくさんあります。

引用
　　Finding the Bugs in Your UVM Haystack
　　23 Aug 2011 9:00 AM (PDT) 

　　Ending the Debate - Apples or PC's? e or SystemVerilog?
　　08 Sep 2011 9:00 AM (PDT)       

　　Applying Digital Verification Methodologies to Analog Design
　　15 Sep 2011 9:00 AM (PDT)     

　　Automate Assertion Generation for Simulation, Formal and Emulation Flows
　　13 Oct 2011 9:00 AM (PDT)      

　　Oceans of Expertise Connecting the UVM to Sea (C /C++/SC)
　　20 Oct 2011 9:00 AM (PDT)      

　　What Metrics Matter – A User’s Perspective on Coverage
　　03 Nov 2011 9:00 AM (PDT)      

　　Quickly Find Data Transport Bugs with Formal Scoreboarding
　　17 Nov 2011 9:00 AM (PST)      

　　Set Your UVM Runtime Phases to Maximum Power
　　01 Dec 2011 9:00 AM (PST)     

　　Simplifying Code Coverage Analysis: Automatically Separating the Wheat from the Chaff
　　15 Dec 2011 9:00 AM (PST)

PSTとの時差は、-17時間のようです。ということは、何時？

検証、Verification、SystemVerilog、e、Cadence