SystemC Japan 2011の内容がケイデンスのブログに

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SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

ケイデンスのブログ：
17M Gates in 8 Months with 2 Designers -- What is Your ROI for Higher-Abstraction Design and Verification?に
2011年7月15日(金)に行われたSystemC Japan 2011の

引用
　　大規模設計へのSystemC設計適用事例
  	
　　＜講演者＞
　　　ルネサス マイクロシステム株式会社
　　　第一マイコン開発事業部 マクロ設計部
　　　横山 亮太

　　高速な周波数かつ、最先端のライブラリを使用し、SystemC設計および動作合成にてどのように大規模な回路設計を行ったのかを実例を含めて紹介致します。

です。

17Mゲートを二人で8ヶ月で開発したという内容。

ポイントは、生産性。16人/月で17Mゲートを開発した。
まー、ゲート数は必ずしも生産性の尺度になるとは思えませんが、
これだけのものを二人で8ヶ月は確かに、凄いです。

昔、RTL開発では、1Mゲートですら、数名で1年近くかけたのですから。

検証、Verification、SystemC