Getting started with the UVM – Using the Register Modeling

Verification Evangelistの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

メンターのブログにて、
DaveさんがGetting started with the UVM – Using the Register Modelingをアップしています。

レジスタモデルでは、次のようにします。

引用
    spi_rmインスタンスのctrlレジスタへのリードアクセス
    　　spi_rm.ctrl.read(status, read_data, .parent(this));

    spi_rmインスタンスのctrlレジスタへのライトアクセス
　　　　spi_rm.ctrl.write(status, write_data, .parent(this)); 

なお、ここでのレジスタモデルは、ケイデンスのUVM_RGMではありません！

是非、読んでみてください。

検証、Verification、Mentor、UVM