ImpluseとQSYS

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SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

EETimesの記事、Impulse's CoDeveloper compiles ANSI C to Altera's Quartus Qsysは、Impulse CoDeveloperを使って、C言語の記述をAlteraの開発ツールのQSYSで利用可能なRTLを生成するというものです

従来からImpulse CoDeveloperを使って、C言語の記述をRTLに変換し、AlteraやXilinxのツールでFPGAに実装するフォローはありましたが、今回の発表はAlteraのQSYSで利用可能な形のRTLを生成してくれるようになったということです。

QSYSを使うことで非常に簡単にブロックベースでシステムを組むことが出来ます。
そこに、C-to-RTLのパスができるということは、エンジニアの生産性を上げられるということになります。

ASIC用のCベースのHSLツールに比べて、Impulse CoDeveloperは比較的安価なので導入もし易いですね。

Xilinxは既に自前でHLSツールを持っていて、同じようなパスを確立している。
そういう意味で、今回の発表はそれなりの意味があるのだと思います。

ただ、OpenCLソリューションとの位置付けと住み分けがどうなるかが気になるところです。
OpenCLはアクセラレータ用途が基本ですが、
今回のImpluse CoDeveloperの方は汎用的な使い方になるのでしょうかね。

検証、Verification、Impulse C、FPGA