Vengineerの戯言

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SystemVerilogハッカソンを開催しました

SystemVerilog #技術職

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@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

昨日のDesign Solution Forum 2014は、天気にも恵まれ、多くのエンジニアの方に来ていただき、ありがとうございました。
多少ドタバタはありましたが、無事、行うことが出来ました。

実行委員は各トラックで進行をしましたが、
私はSystemVerilogハッカソンのモデレータ専任でした。
SystemVerilogハッカソンの開催時間帯と自分の講演時間、それも開始時間が同じでしたので、会ったほぼ100%の人にどうなっているのかを聞かれました。

SystemVerilogハッカソンの参加者は、10時までに会場に集まり、岡田実行委員長の開催の挨拶後、基調講演時間帯(10:05-10:40)にいろいろと説明していました。
(二方さん、お話聴けなくて、ごめんなさい)
この30分の間に、私の講演内容について10分に短縮してお話ししました。

参加者の人数は8名で、3名x2チームと1名x2チームで活動しました。
1名チームの方は各自ネタあり、3名チームの方はこちらで用意したネタで活動していただきました。
ネタの内容、
  1). デジアナ混載ICを想定した環境の構築。PythonとSystemVerilogを繋げて、Python側でアナログ処理のモデルか、SystemVerilog側でデジタル処理のモデル化を行なう。
  2). C++のSTLっぽいものをSystemVerilogのクラスで実装するユーティリティ。
  3). ARM AXI BFM(CPU側)+DPC-によるとSoftware Driven Verification環境。
  4). QEMUとDPI-Cで繋げる。

  1).と2).は参加者の持ちネタで、3).と4).はこちらからのネタです。
  3).と4).は、私の講演で紹介した内容の環境構築になります。

参加者の皆さんは、10:40-17:00の間に、途中、昼食の時以外はひたすらPCに向かって活動されていました。
17:00から17:20の間に各自やったことを共有して、活動を終了しました。
約6時間という非常に短い時間では活動を完結するのは大変でしたが、
1名x2チームは完璧とまではなりませんでしたが、githubで公開していただける内容に仕上げられたようです。
3名x2チームは残念ながら完成には至りませんでしたが、継続して活動して、成果をgithubで公開していただけるようにお願いしました。

参加者の皆さん、お疲れ様でした。そして、本当にありがとうございました。

今回のSystemVerilogハッカソンでは、アルデックさんからRiviera-PROのライセンスを提供していただきました。本当にありがとうございました。
また、日本シノプシスさんからはVCS環境を提供していただきましたが、皆さん、自分たちの活動に集中していたので、利用する時間が足りませんでした。すみません。

他の実行委員の方々は非常に忙しかったのですが、
私は当日に事前準備はあったものの最初の説明と自分の講演後は、かなり余裕が。。
(すみません。各トラックの実行委員に皆さん、m(_ _)m
自分で企画を立て、自分の運営方法で出来たので、非常に楽しかったです。
(事務方の多大なる協力があったので、企画自体が出来たのです。感謝です。
本当にありがとうございます。Kさん、Mさん)

交流会などでは、皆さんに今回のSystemVerilogハッカソンの企画は非常にいいとお褒めのお言葉をいただきました。ありがとうございます。
特に、参加するだけでなく、何かを、時間内でやるというのが良かったようです。
(ハッカソンというものがどういうものかを知らなかった人も多かったですが)

今回のいいこと、反省するべきこと、改善するべきことを次回の活動に反映したいと思います。

長文になりましたが、皆さん、本当に、ありがとうございました。
来年も新しくて、魅力的な企画を行いと思います。