PEZY-SC

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

SYNOPSYS USERS MEETING 2015にて、省電力メニーコアプロセッサPEZY-SCへのIPの適用を聴講しました。予想通り、PCIeとDDRのIPを使っていました。

内部構造の資料があったので、既に公開されているのかなと思って、
Google君に聞いたら、ありました。

PEZY Computingのホームベージには、概要。
ここに書いてある内容と今回のSYNOPSYS USERS MEETING 2015の資料は同じ。

  ・制御用CPUは、ARM926が2個
　・PCI Express GEN 3.0 8Lane x 4Port (16構成も可能)
　　*Root/EndpointのDualMode
　・DDR4/DDR3 combo 64bit x 8Port

*のRoot/EndpointのDualModeについては、SYNOPSYSの資料に載っていました。
4つのPEZY Computingを接続するときに各ポートをRoot/Endpointにして使っているようです。

それから、8月25日に理研で行われた理化学研究所情報基盤センターでのShoubu(菖蒲)ワークショップ。こちらは、技術というより苦労話。