RTL設計メタプログラミング

@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

イケメンのお兄さんの沖縄でのプレゼン資料。
PythonとVeriloggenを用いたRTL設計メタプログラミング

Veriloggen(Python) => Verilog HDL => iverilog + GTKwaveで、すべてオープンソース。

Veriloggenでは、

　・FSMライブラリもあります。(Page.16)
　・Alway分も合成できます。(Page.19)
　・BRAMの定義も出来ます。(Page.23)
　・Dataflowも書けます。(Page.26)
　・オペレータオーバーロードもできます。(Page.31)

そしてもう一つ、こちらも沖縄でのプレゼン資料
マルチパラダイム型高水準ハードウェア設計環境の検討

Veriloggen、PyCoRAMを使って、いろんなこと出来ます。

参考のために、第三回高位合成友の会の資料。
Veriloggen:Pythonによるハードウェアメタプログラミング