XilinxのreVISIONスタック - Vengineerの妄想(準備期間)

Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

XilinxがreVISIONスタックを発表しましたね。

ザイリンクスの新しい reVISION スタック、
広範なビジョンガイディッド機械学習アプリケーションを実現

機械学習の部分だけをサクッとまとめてみました

Xilinx Expands into Wide Range of Vision Guided Machine Learning Applications with reVISION
の4頁の図8、The reVISION Software Defined Flow
(下記の図は、その図8の引用です)によると

Caffeから出力される .prototxt と学習データ(ウェイト)を
’’’System Optimizing Compiler'''なるツールに入力すると、
事前に最適化されたニューラルネットワーク層をスケジュールするって。

これって、中原先生のツールフローと基本的には同じですよね。

それから、6頁の図9、reVISION Stack – Removing Barriers to Broad Adoption
(下記の図は、その図8の引用です)によると

SDSoCに比べて、System Integrationがちょこっと少なくなり、
なんと、Bitstream Generationが無くなっているんだけど。

どうしてなんでしょうか？

MONOist : 画像認識の機械学習アルゴリズムを容易に組み込める、ザイリンクスが新開発環境の2頁目に書いてありました

引用
ちなみに最後にちょっと補足説明を。reVISIONの場合、あらかじめbitstreamとして用意されたCNNそのものがFPGAファブリックにロードされ、さらにこれに対応したCaffeがXilinxから提供される。なので、プログラマはこのCaffe経由で呼び出しをかけるだけでよく、あとはCNNのパラメータを設定して、データを入れれば推論結果が出てくるという仕組みだ。

なんだ、そうなんだ。そうだとすると、Bitstream Generationが必要ないね。
これなら、FPGAを知らない人でも、サクッと使えそうですね。

reVISIONは、2017年Q2にリリースするようです。

で、お幾らなんでしょうかね。。。。

最後に、
8頁の図13、Why Reconfigurability Matters as Machine Learning Evolve
(下記の図は、その図13の引用です)を見ると、
機械学習がここ数年進化が激しいことを示していますね。