Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

2011-01-18から1日間の記事一覧

UVM LPとUVM AMSって、何ですか?

Verification Engineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった 日経EDAOnlineのCadence,新世代EDA「Silicon Realization」の機能検証フローの概要を発表によると、 論理シミュレータ(IES)の2010.2版では…