UVM LPとUVM AMSって、何ですか？

Verification Engineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

日経EDAOnlineのCadence，新世代EDA「Silicon Realization」の機能検証フローの概要を発表によると、
論理シミュレータ(IES)の2010.2版では、UVM 1.0に関するいろいろな特徴があるようです。

　引用
　・UVM 1.0 support throughout (pre-release tested)
　・UVM LP methodology
  ・UVM AMS methodology
  ・ICIS implementation (pre-release tested)

ICISは、Mentorに引き続き、Cadenceも実装することになったのですね！

でも、UVM LPやUVM AMSって、なんなんでしょうか？

教えてください。Cadenceさん。

検証、Verification、SystemVerilog、UVM、Unified Verification Methodology