Verification Engineerの戯言
SystemVerilog User Group(http://www.svug.org)のForumによると、
pure virtual task
のpureとは、なんだ。というのがありました。
http://www.svug.org/Forum/tabid/57/forumid/28/threadid/116/scope/posts/Default.aspx
わたしは、pure virtual taskのpureは、IEEE 1800の標準になっているのだと思っていましたが、
どうやらまだ標準になっていないようです。
そういえば、「Hardware Verification with SystemVerilog」の実装コードでは、
`PURE virtual task
としています。
ModelSimだと、PUREはpureであり、VCSでは、PUREはexternとしています。
なぜこのようにしているのかは、このフォーラムを読むまでVCSがpureをサポートしていないため
だと思いこんでいました(すみません。VCSさん)。
フォーラムによるとSystemVerilogの次期バージョンでは、pureが標準に取り入れられるようです。
詳細については、フォーラムで確認してください。
まだまだ修行が足らんVerification Engineerでした。
