今年は、仕込みの年！！！

Verification Engineerの戯言

先週のEDSFair2009に行ってみて、感じたのですが、
今年は、仕込みの年。それも、今ある環境で！

新規投資があまり、いや、ほとんどできない状況ですが、
むしろできないだからこそ、新規投資ではできないことをやる。
たとえば、今あるツールのUser Manualを読み直してみよう！
導入してからかなり年月が経っていれば、それなりに機能の追加や強化されています。
その中から、今以上によりよくするためのヒントがあるかもしれません。

その一つは、HDL Simulatorです。VCSはVerilog HDLシミュレータでしたが、
今は、SystemVerilog、NativeTBなどが使えます。また、VMMも使えます。
ModelSimはQuestaよりはサポートされている範囲には制限がありますが、SystemVerilogが利用できます。
また、DPI-CはVCSやModelSimでも利用できます。

このように今ある環境を再度、見直すことで意外と多くのモノを発見できるはずです！

また、SystemVerilog、DPI-C、VMM/OVMなどを始めるチャンスでもあります。

まさに、Yes, We can. であり、Change でもあるのです。

そして、続けることが力になり、
個人、チームメンバー、チーム、部門、会社、そして、、、がよりよくなるためのステップが始まるのです。

さあ、今日、から始めよう!　明日のために！

P.S
今日は既に111訪問者、なぜか、非常に多い！
新記録達成か？ 28635からどうなる？結果、125訪問者

検証、Verification