@Vengineerの戯言 : Twitter
SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった
上記のサイトから Stratix 10 DX のいろいろな構成の図(3つ)を引用しますね。
- DX 1100：FPGA (HPS:Cortex A53x4あり) + E-Tile + P-Tile
- DX 2100：FPGA + E-Tile x2 + P-Tile x2 + HBM2(4GB) x2
- DX 2800：FPGA + E-Tile x1 + P-Tile x4
の3種類があると。
で、いったい、お幾ら万円なんでしょうかね。
Stratix 10では、UPI と PCIe Gen4 で Xeon と接続できる。。。DX 2800 の P-Tile を使って。
これが、次の Agilex だと、CXL と PCIe Gen5 になると。。。凄いね。
