Vengineerの妄想(準備期間)

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Intel FPGAのStratix 10 P-TileとAgilex 7 R-Tile

はじめに

R-Tile ではなく、F-Tile となっていたので、修正しました (2023.03.23)

Intel FPGA

  • Stratix 10 P-Tile
  • Agilex 7 R-Tile

は、共に、PCIe です。P-Tile は Gen4 x16 まで、R-Tile は Gen5 x16までです。

P-Tile

下図は上記のUser Guideから説明のために引用します。x4/x4/x8/x16 の PCIe Gen4 のコントローラが載っています。

  • x4 x 4
  • x4 x 2 + x8 x 1
  • x16

で利用できるようです。

R-Tile

下図は上記のUser Guideから説明のために引用します。x4/x4/x8/x16 の PCIe Gen5 のコントローラが載っています。

  • x4 x 4
  • x4 x 2 + x8 x 1
  • x16

で利用できるようです。

P-Tile と R-Tile は、基本的に同じ構成になっています。Stratix 10 (P-Tile) では、AIB Gen1 (DDR/2Gbps)で接続しています。Channel は 40 wire ということなので、2 x 40 / 8 = 10GB/s、16GB/s だと、2つ必要ですね。Agilex 7 では、AIB Gen2 の DDR/4Gbps または 6.4Gbps で繋げてるんでしょうね。。。

おわりに

Intelさん、AIBFPGAに利用しているんですね。