はじめに

Sapphire Rapids のEMIB die については、2022.1.17のブログ、Sapphire Rapids のパッケージ分解で取り上げました。このブログで下記の写真を説明のために引用しました。

2022-12-20のブログ、Sapphire Rapids-112Lってあるんだで説明のために引用したのが下図です。

EMIB のところがどうなっている？

ひとつの EMIB die に、Phy Splitが 2つ入る感じです。Mesh Interconnect には、PCIe Gen5 x16 のデータ (64GB/s) が流れるぐらいの帯域があるはずなので、64GB/s とします。EMIBには、64GB/s なので、Chips Allianceの AIB Gen2 の DDR/4Gbps を使うと、64 x 8 / 4 = 128本。Intel AIB Gen1 のSDR/1Gbps では 64 x 8 / = 512本、DDR/2Gbps では 64 x 8 / 2 = 256本。TXとRXで2倍、これが2組必要なので、4倍。512 x 4 = 2048、256 x 4 = 1024。短辺に25ボールあるので、2048本で80列。1024本で40列。。なんかできそうですね。

下図は、2024年にArrow LakeとLunar Lakeを投入　インテル CPUロードマップの中にあるものです。説明のために引用します。

右下に、

IO row served by a double mesh row to support PCIe Gen5 BW requirements.

とありますので、64GB/s の帯域はありそうです。

この記事では、ダイ同士の接続は、独自のMDF(Multi-Die Fabric IO) だと書いています。バス幅は未公開、1対の信号速度は 0.8 ～ 5GT/s (DVFSで可動)。パラレルバス形式、タイルには5つのMDFがあり、MDFは100GB/s 。PCIe Gen5 の片側の 64GB/s はOKそうですね。

Intel MDF

MDF について、もうちょっと調べてみました。

下図は、Intel Packaging Update - 「Foveros」と「EMIB」による高密度実装、HotChipsで最新世代の新情報にあるものです。説明のために引用します。

news.mynavi.jp

Pin Speedは、5.4Gbpsのようです。

また、ここには、

Sapphire Rapids: The Next-Generation Intel Xeon Scalable Processor Nevine Nassif, Intel, Hudson, MA In Paper 2.2, Intel’s next-generation Xeon Scaleable processor utilizing a quasi-monolithic approach to integration in 7nm is presented. The 2×2 die array features an ultra-high bandwidth multi-die fabric IO featuring 10TB/s total die-to-die bandwidth across the 20 interfaces, while maintaining a low 0.5pJ/b energy consumption

とあります。