@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった
はじめに
記録のために残しておきます。39分32秒です。
今日は水曜日なのでお休みです。
— Vengineer＠ (@Vengineer) 2021年6月15日
朝から、Verilatorの開発者 Wilson Snyder のお話をYoutubeで聴いています。
FOSSi Dial-Up] - Looking back at 25 years of Verilator
まだ、500人も観ていないので、みんなで観ましょう！https://t.co/N2DluhljrM
2019-20221 にやったこと
- Hierarchical and Protect Lib
- VerilatedContext and Time
- $dumpfile (-dump-threads)
- Verilog Code Coverage with Codecov.IO (ブラウザでコードカバレッジの状況を表示できる)
- New options
- Lint Improvements
- Language Improvements (associative arrays, classes (w/limitations), $dumpfile/$dumpvars)
Future Roadmap
- Perfomance : Icahe repack, Conditional clock repack, Bit-to-vector repacking, Wave threading
- Language Support : Unpacked structs Classes, methods, IEEE Scheduler, Tempral assertions, Coverage bins, Random Constraints
- Parser & XML ; Full UVMXML, UHDM
現在、SysteｍVerilog UVM をサポートするために頑張っている
おわりに
Verilator、Full SystemVerilog Simulator になるべき、頑張っているっぽいです。
