@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった

はじめに

Groqは、Google TPU v1 の開発メンバーが立ち上げた会社。TSPという外部にDRAMを持たないASICを開発しています。プロセスは、14nm (たぶん、Global Foundries) です。Tenstorrent も Global Foundriesの 12 nm を使って推論用の Grayskull、学習用の Wormhole を開発しています。どうやら、Global Foundries の 14nm って、SRAMの消費電力が少ないので、SRAMをいっぱい載せている推論チップはこのプロセスを使うようです。

現在は、PCIe Board ベースのシステムで、4Uサーバーに8枚のPCIe Board を刺したもので、4枚のPCIe Board 間をケーブルで接続した 4チップ構成を1つの塊としたシステムを単位としたRackシステムを提供しています。

TSPは内部SRAMだけなので、学習用には利用できないようです。

HBM付のASICを開発しているっぽい

Groq の Careers の ASIC Design Engineer - IO に、なんと、HBMという文字があります。たぶん、このページは無くなってしますので、記録のために引用します。

ESSENTIAL DUTIES AND RESPONSIBILITIES:

Responsible for the architecture, micro-architecture and design of the input/output units of our Machine Learning ASICs
Ownership of some of the IO modules including CXL (controller/PHY), HBM memory interface (controller/PHY)
Ownership of block RTL design, vendor selection and integration of IPs.
Collaborate with PD team to optimize PPA
Architect and implement error handling solutions of the blocks owned
Guide and review verification of blocks owned
Guide and review system testing of blocks owned
Participate in silicon bring-up for blocks owned
Coordinate with other designers to own end-to-end feature design and verification
Contribute to architecture design and product road map for blocks owned

QUALIFICATIONS:

BS in Electrical Engineering or Computer Engineer or related degree required; advanced degrees (MS, PhD) a plus.
Expert level knowledge in IO subsystems of complex, high performance processors, GPU’s or application processors
Expert in designing HBM memory interface (controller/PHY), or CXL (controller/PHY)
6+ years of meaningful industry experience and a background in high speed complex ASIC/SOC design
Proficient coding skills in Verilog or SystemVerilog
Proficient in RTL debugging with VCS/DVE.
Experience with all stages in the ASIC design flow including synthesis, physical design.
Experience working with PD team to fix power/area/timing violations, ECO, DFT, and ATE test development
Have knowledge of UPF and multi-voltage rule checking
Experience in designing tools and scripts for creating control and status register maps a plus

この中には、HBM (controller/PHY) だけでなく、CXL (controller/PHY) もあるので、PCIe Gen5 だけでなく、CXLも搭載するのかと。また、VCS/DVEとあるのでシミュレーションは、Synopsysのツールを使うのだと。。。言語は、Verilog HDL/SystemVerilogということに。 CXLまでとなると、IPはやっぱり Synopsys なのかな？

DesignWare CXL Controller IP では、CXL 2.0 をサポート。

DesignWare PHY IP for PCI Express 5.0 and CXL では、 - 32G PHY G2, TSMC N7 x4, - 32G PHY, TSMC N7 x4 - 32G PHY, TSMC N5 x4 - 32G PHY, SS 5LPE x4 で利用できるようです。

2020年4月にGroqは、SynopsysのZebuを使っていると、プレスをうっていますね。