Verification Engineerの戯言
この本はアナウンスにあるようにOVM手引き書として使えますが、私はもっと価値のあるものと考えています。
タイトルにあるとおり、with SystemVerilog and OVMということで、SystemVerilogの最低限についてはふれています。
既にVeraやｅなどのHVLの経験がある場合はこの本に記述されている内容で大体SystemVerilogでのHVLの機能は理解できると思います。
既にVeraやｅなどのHVLの経験がある場合はこの本に記述されている内容で大体SystemVerilogでのHVLの機能は理解できると思います。
OVMについては、リファレンスマニュアルではなかなか理解できない機能である「ファクトリ、コンフィギュレーション、シーケンス」などについて例題を使ったかなり細かい解説があるのが非常にうれしいです。
OVMのユーザーマニュアルが8月に公開されるOVM 2.0になってからである現状では、この本はOVMのユーザーマニュアルとしても使えると思います。
OVMのユーザーマニュアルが8月に公開されるOVM 2.0になってからである現状では、この本はOVMのユーザーマニュアルとしても使えると思います。
そして、この本のPart 1:Verification Methodologies, Planning and Architectureは検証に関する全般的な内容だけでなく、検証計画(Verification Plan)についても解説しています。
また、検証環境のアーキテクチャについては、この本の後半でのベースとなる考え方について説明しているので必ず読むべきところでしょう！
また、検証環境のアーキテクチャについては、この本の後半でのベースとなる考え方について説明しているので必ず読むべきところでしょう！
私が思うには、この本は、VMMに対するVMM本の対抗としての、OVM本というより、
Janickさんの「Writing Testbenchesシリーズ」に近い検証本ではないか思っているしだいです。
Janickさんの「Writing Testbenchesシリーズ」に近い検証本ではないか思っているしだいです。
ということで、是非、皆さんもこの本をチェックしてみてください。
検証、Verification、SystemVerilog、OVM、Open Verification Methodology
