Vengineerの妄想(準備期間)

人生は短いけど、長いです。人生を楽しみましょう!

DeepChip : DVCon2007

Verification Engineerの戯言

John Cooleyのサイト、DeepChipにDVCon 2007の検証関連の情報がアップされました。

http://www.deepchip.com/posts/dvcon07.html

このサイトは、DVCon、DACでの参加者からの情報を元に、各カテゴリの情報がきちんとまとめられています。

今回、私が注目したものは次の2点です。

SystemC SCV and JEDA
http://www.deepchip.com/items/dvcon07-09.html

SCVはそれほど使われていないようだ。
SCVは、検証言語(Vera, e, SystemVerilog)などにある機能をすべてサポートしていないので、
使い勝手がよくないようだ。

また、JEDA言語のサイトは既になくなり、
Jeda Technologies社(http://www.jedatechnologies.net/)はSystemCをサポートするツールに移行している。その中でもNSCvでは、SystemC SCVを補完する機能をサポートしている。
つまり、SystemC SCVではなく、NSCvを使うかどうかの質問にすれば違う結果になったかも?

Cadence Verisity Specman "e" vs. Synopsys Vera
http://www.deepchip.com/items/dvcon07-08.html

SystemVerilogが標準化され、検証言語であるeやVeraを新規に使用する機会が減ってきたので、
このような結果になったのでしょうか?
VeraはSystemVerilogに移行しやすいと思いますが、
eをSystemVerilogにするのはそれなりに大変だと思います。
でも、このレポートではVeraよりeの方がパーセンテージを落としているのはどうしてでしょう?